Samsung revela roteiro de embalagem de chips de IA, com substrato de vidro previsto para comercialização em 2029

Samsung está a acelerar o processo de comercialização da tecnologia de embalagem em nível de painel (PLP) e a expandir a sua aplicação de smartphones e dispositivos vestíveis para o campo de embalagem de semicondutores de grande escala necessários em centros de dados de inteligência artificial. O engenheiro sénior de embalagem de semicondutores da Samsung, Lee Hee-seok, revelou no “Fórum de Tendências de Embalagem de Semicondutores ASPS 2026” que a empresa irá utilizar a experiência acumulada na produção de painéis de grande dimensão no mercado de dispositivos móveis para estender a tecnologia ao mercado de embalagens ultra grandes para IA.

A eficiência de produção da tecnologia PLP é superior a 5 vezes a da embalagem tradicional de wafers

A embalagem em painel de tipo fan-out (FO-PLP) é um processo de embalagem de chips realizado em painéis quadrados, que, em comparação com a embalagem de wafers de tipo fan-out (FO-WLP) realizada em wafers circulares, tem como principal vantagem um aumento significativo na eficiência de produção. Ao cortar chips de wafers circulares, as partes das bordas são desperdiçadas, enquanto que nos painéis quadrados, a estrutura praticamente não apresenta desperdício nas bordas. Estatísticas da indústria mostram que, com wafers de 12 polegadas (300mm) como referência, o método PLP pode normalmente produzir mais de 5 vezes o número de chips.

A Samsung já aplicou esta tecnologia em parte da embalagem de processadores de aplicações móveis do Google Pixel, assim como no Exynos W1000 da Galaxy Watch, com produtos baseados na produção de painéis de grande dimensão de 415 × 510mm. No entanto, à medida que a demanda por embalagem se estende ao campo dos servidores de IA, a dificuldade técnica também aumenta. A embalagem de semicondutores para servidores de IA é de maior dimensão, necessitando da integração de múltiplos chips lógicos e memória de alta largura de banda (HBM), o que representa um rigoroso desafio de controle de rendimento em termos de deformação, uniformidade de espessura e alinhamento geral do painel.

O painel de 415×510mm da Samsung é 2,2 vezes maior que o da TSMC

Na escolha do tamanho do painel PLP, a Samsung e a TSMC seguem direções tecnológicas completamente diferentes. O tamanho do painel FO-PLP que a TSMC está a desenvolver é de 310 × 310mm, com planos para iniciar a produção experimental em 2027 e comercialização na segunda metade de 2028; enquanto a Samsung continuará a utilizar o painel de 415 × 510mm, que já foi validado na produção de dispositivos móveis.

Comparando as áreas, o painel de 310 × 310mm da TSMC tem uma área de aproximadamente 96,100mm², enquanto o painel de 415 × 510mm da Samsung tem uma área de aproximadamente 211,650mm², o que torna a área do painel da Samsung 2,2 vezes maior que a da TSMC. Teoricamente, quanto maior o painel, mais chips podem ser embalados de uma só vez, aumentando assim a eficiência de produção. No entanto, Lee Hee-seok afirmou no fórum que a Samsung irá manter este tamanho de painel, e a TSMC prevê iniciar a produção em 2028, com cronogramas semelhantes aos da Samsung.

Substrato de vidro pode ser lançado em 2029, mas 2030 é mais realista

Face à tendência de aumento contínuo do tamanho dos semicondutores de IA, a Samsung também está a avançar no desenvolvimento de tecnologias de embalagem de próxima geração, como substratos de vidro. Comparado com materiais orgânicos tradicionais, o vidro tem vantagens em termos de estabilidade dimensional, podendo o seu coeficiente de expansão térmica ser ajustado para níveis próximos do silício, ajudando a controlar a deformação em grandes embalagens. Lee Hee-seok fez previsões sobre o cronograma de comercialização do substrato de vidro, acreditando que poderá aparecer o mais cedo em 2029, mas que 2030 é uma previsão mais realista. À medida que o tamanho da embalagem continua a aumentar, a gestão de dimensões torna-se cada vez mais difícil, e o substrato de vidro pode ser uma solução eficaz para superar esses desafios.

A tecnologia de ligação híbrida irá comprimir a distância de conexão para menos de 10μm

Enquanto a embalagem se torna maior, a Samsung também está a desenvolver tecnologias de integração de alta densidade na direção vertical, sendo a ligação híbrida (Hybrid Copper Bonding, HCB) uma tecnologia representativa. A HBM é composta por múltiplos chips DRAM empilhados verticalmente, realizando a conexão entre camadas através de vias de silício (TSV) e micro-bumps. Quanto mais camadas são empilhadas, maior é a altura total da embalagem, o que também agrava os problemas de dissipação de calor. A tecnologia de ligação híbrida pode contornar os micro-bumps, utilizando uma conexão direta com pads de cobre, onde a distância de conexão do micro-bump é de cerca de 20 a 25μm, enquanto a ligação híbrida pode comprimir essa distância para menos de 10μm, ajudando a reduzir a espessura total, melhorar as características térmicas e aumentar o desempenho elétrico, mantendo o mesmo número de camadas empilhadas.

Além disso, a Samsung está também a explorar a possibilidade de alterar a estrutura de empilhamento da HBM através da ligação híbrida, tentando mover os chips lógicos do fundo para o topo da pilha de HBM. A estrutura tradicional da HBM coloca o chip lógico na camada mais baixa, com os chips DRAM empilhados sucessivamente para cima; se o chip lógico for movido para cima, na solução de micro-bump, será necessário um TSV adicional para a conexão de energia e sinal, criando um novo gargalo. Mas na arquitetura de ligação híbrida, devido à significativa redução da espessura da pilha, o movimento do chip lógico para cima pode encurtar o caminho de alimentação, ao mesmo tempo que otimiza o caminho de dissipação de calor. Lee Hee-seok destacou que a ligação híbrida não só pode reduzir a distância de conexão de 20 a 25μm para menos de 10μm, mas também oferece maiores possibilidades para inovações na estrutura de embalagem da HBM, incluindo soluções de layout para chips lógicos no topo.

Declaração de interesses: Este artigo contém links para produtos de parceiros. Se comprar através dos links, a TechRitual pode receber uma comissão, mas isso não afeta a avaliação e recomendação dos produtos. Para mais detalhes, consulte a política de privacidade.